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[图文]电压基准与时间基准电路           ★★★
电压基准与时间基准电路
发布者:imefan 文章来源:网络 点击数: 更新时间:2008-6-18 21:13:55
是通过 一个接地的电阻器取出的,那么电流将从基准端流出。假如电阻器不接到电源的+10 V端, 那 么电流将流入基准端。大多数基准允许电流流入或流出。但是有些基准只允许提供电流而不 吸收电流或者吸收能力比流出能力小得多。这样的器件,利用产品说明中规定的输出电流方 式可以识别,对于有相当大的净电流必须流入基准端的应用场合,就不能使用这种器件。一 个常见的例子是用一个正基准改为负基准(见图1_5)。

  问:为什么不去买一个负基准呢?

  答:因为大多数单极性电压输出的基准都是正基准。当然,两端有源基准可用于 任何极性,它们的使用方法和齐纳二极管相同(并且它们通常是带隙基准)。

  对于被用作负基准的三端正基准,它肯定会吸收电流。它的输出端连到 接地端,而它的 接地端(将成为负基准端)经过一个电阻器(或一个恒流源)接到负电源端。正电源端通常必须 接到正电源,它至少比接地端要高几伏。但有一些器件也能用二端方式提供负基准:正电源 端和输出端都接到接地端。

电阻器RS(或恒流源)必须选择适合于负电源所要求值,并且基准负载电流、接地端电流和 输出端电流都在额定范围内。

 

  问:容性负载是怎么回事?

  答:许多基准带有输出放大器,当接上大的容性负载工作时,输出会变得不稳定 并且可能振荡。因此为了减少噪声,在基准输出端接上(几个μF或更大)的大电容是不妥当 的 ,但1~10 nF的电容常常是允许的,有一些基准(如AD588)有减少噪声端,电容可以安全地 接 上去。假如提供强制检测端,在容性负载条件下有可能改善回路动态特性。为弄清楚,请查 阅产品说明和咨询制造厂家应用工程师。即使电路是稳定的,使用大的容性负载也是不合理 的,因为这样会使基准导通时间增加。
  
  问:电源一接通,基准能立即导通吗?

  答:决不是这样。在许多基准中驱动基准元件(齐纳管或带隙基准)的电流是从稳 定输出中分流出来的。这种正反馈增加了直流稳定性,但却产生一个阻制启动稳定的“断” 状态 。芯片内部电路为了解决这个问题并且便于启动,通常设计成吸收接近最小的电流,所以许 多基准要稍微慢一点才能达到指标(一般需要1~10 ms)。有些基准确实给出了比较快的 启动特性,但也有一些还是比较慢的。

  假如设计师需要在电源接通后要求基准电压能非常迅速地应用于电路中,就要挑选具有 足够快的导通特性的基准,并且应使降噪电容(noise reduction capacitance)最小。为了 使系统省电,基准导通延迟可能会限制数据转换 系统选通供电的机会,即使基准位于转换器芯片内部,这个问题仍然应该 考虑。另外考虑转换器的电源起动特性在这种系统中也是同样重要的。

  高精度的基准在电源接通后,芯片达到热稳定之前可能需要一个额外的热稳定周期并且 使 得受热所引起的失调达到它们的最终稳定值,这种影响在产品说明中将会给出,一般不超过 几秒钟的时间。

  问:能否使用高精度基准来代替内部基准使转换器更准确?

  答:不必要。例如常规的AD574的换代产品——高速AD674B出厂调整好的校准误差 为 025%(±10 LSB),它带有内部基准准确度在±100 mV(1%)以内。因为10 V的025%为25 m V,所以满度为10000 V±25 mV。 假如一个具有1%的AD674B,出厂调整时,用增加1%增益方法使满度成为10000 V 调整到高 的内部基准(101V),倘若把精确度基准为1000 V的基准AD588接到AD674B基准的输入端 ,满度就变为10100 V,误差是原来指标中最大误差的4倍,所以这种做法是不必要的。

时间基准

  问:你为什么说系统的时钟是一种基准?

  答:这个说法并不是指对模数转换器所施加的转换时钟。原则上它用于数据采集 系统的采样时钟。在这些系统中,对于存储、通信、计算分析或其它处理需要对信号按照预 定的间隔(通常是等间隔)重复采样。采样时钟的品质是系统性能的一个限制因素。

  问:晶体振荡器是非常稳定的,是吗?

  答:晶体振荡器虽然具有很好的长期稳定性,但它经常产生短期的相位噪声。如 果设计者不使用晶体振荡器而使用RC弛张振荡器(如555或4046)也会导入相位噪声。弛张振 荡器有很大的相位噪声。

  问:怎样才能保证采样时钟具有低的相位噪声?

  答:在你的微处理器或数字信号处理器中不能使用晶体振荡器电路作为采样时钟 源。在晶体振荡器电路中尽可能不使用逻辑门电路。晶体振荡器通常是用逻辑门过激励晶体 构 成的,这不仅对长期稳定性没有好处,而且会引入比一个简单的晶体管振荡器还坏的相位噪 声 。另外来自处理器的数字噪声,或者从集成封装的其它门电路来的数字噪声(假设逻辑门用 作振荡器)将作为相位噪声出现在振荡器输出端。

  理想情况下,可使用一只晶体管或场效应管作为晶体振荡器和具有一个逻辑门的缓冲器。 这个逻辑门和振荡器本身具有去耦极好的电源。集成封装的门电路将不被采用,因为来自那 里的逻辑噪声将对信号相位调制(它们可以用在直流场合,但不能用于快速开关状态)。

  假如在晶体振荡器和各种模数转换器的采样时钟输入端之间有一个分频器,要使这个分 频器的电源与系统逻辑分别进行去耦,以使电源噪声避开相位调制时钟。

  采样时钟电源线应远离所有的逻辑信号线以防止来自引入的相位噪声干扰。同时它还应远离 低电平模拟信号线,以免使之恶化。

  问:你已经告诉我不要使用处理器中的时钟振荡器作为采样的时钟源。为什么不能 使用?因为这些信号之间有一个恒定的相位关系,所以两者用同一振荡器不是很合理吗?

  答:确实如此,但在这种情况下使用一个独立的低噪声振荡器驱动处理器的时钟 输入和经过分离缓冲的采样时钟分频器(虽然它们可封装在一起)常常是比使用处理器中的 振荡器要好。在具有低采样速率中等精度的系统中使用处理器内部振荡器才有可能,但要用 图1_6核对。

  问:一个采样时钟上的噪声问题究竟怎样严重?这个问题在有关数据采集系统的 文章中很少见。

  答:因为使用系统的限制因素是采样保持电路的孔径抖动,所以采样时钟的相位 噪声往往被忽视。但假如我们把系统作为一个整体考虑,那么孔径抖动恰恰是采样时钟链中 总相位噪声的一个成分。最新的采样模数转换器的孔径抖动的重要性比相位噪声的其它成分要小。

 

  图1_6示出了采样时钟的总相位抖动对信噪比或有效位数(ENOB)的影响。这个抖动有效 值为t ph ,它由采样时钟振荡器相位抖动、当传输采样时钟经过系统时引入的相位抖 动和模数转换器的采样保持放大器的孔径抖动三者的平方和的平方根(rss)组成。图1_6的 数据可能有一些不准确,因为它用来说明仅需不太大的相位噪声便会使高分辨率采样系统 性能变坏。

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文章录入:imefan    责任编辑:ImEfan 
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